【编者按】芯片粒的出现进一步降低了芯片设计和集成的难度，在对芯片性能要求越来越高的今天，将在一定程度上打开半导体行业的发展束缚。只是芯片粒之风还未真正刮起，变革还在酝酿之中。
在过去的数年中，芯片粒（chiplet）正在成为Intel等半导体巨头力推的一种技术。事实上，芯片粒有可能成为SoC之后的下一个芯片生态革命。
Intel发布AgileX FPGA，可定制芯片粒成为亮点
四月初，Intel发布了最新的AgileX系列FPGA，性能可以比上一代Stratix 10提升40%，且FPGA上的DSP可以支持高达40TOPS的算力。该FPGA中，最引人注目的是大量使用了芯片粒的概念做设计，甚至可以支持第三方芯片粒。
AgileX FPGA的设计概念如上图所示。在中间是10nm工艺制造的FPGA芯片。而围绕在FPGA四周的（图中的112G XCVR收发机，PCIe Gen5等）则是芯片粒。从这里可以看到，芯片粒指的是一些IP模块，这些模块在传统设计中是SoC的一部分，而现在则单独做成一块芯片粒，并且使用封装技术（AgileX中使用了Intel的EMIB技术）与其他芯片连接到了一起。
值得注意的是，这里的芯片粒事实上是由用户选择的，图中给出的HBM、112G XCVR、CPU Coherent Interface、PCIe Gen5等只是Intel的推荐芯片粒，而Intel也给了用户自由度以选择自己想要的芯片粒与FPGA封装到一起，甚至可以自己去做一块定制化的芯片粒来与FPGA互联（为了加快开发速度，Intel建议用户与eASIC合作来实现快速芯片定制流程）。这些芯片粒可以使用用户制定的半导体工艺来设计，只是最后在封装到一起的时候需要使用Intel的EMIB技术。
从Intel AgileX的例子中，我们也可以看到最近很热门的芯片粒的一些特点。Chiplet的英文直译是“小芯片”，事实上是把原来完整ASIC或SoC的一部分做成了单独的芯片并且用封装技术封装到了一起。较复杂的芯片粒可以是多核处理器中的一个或者数个核（如AMD的Zepplin），而较简单的芯片粒甚至可以是原本SoC上的一个IP（例如前面例子里的PCIe或HBM模块）。
与SiP的概念相对比，可以说芯片粒是SiP大概念下的一种实现，因为最后芯片粒还是会封装到一起成为一个SiP；而与传统SiP实现相比，芯片粒更强调用规模更小的多个芯片（每个芯片往往只是SoC中的一个IP，单个芯片粒本身无法实现复杂功能）去做封装内集成，这样原来在SoC内做的IP集成现在可以在封装内实现，从而降低成本，提高灵活性；而传统的SiP中集成的芯片往往本身已经较为完整，但是出于成本和模组尺寸等理由集成在一个封装里。所以我们可以认为芯片粒实际上是把传统SiP中的SoC再拆分成多个IP并且由封装技术集成到了一起。
Intel并非芯片粒的唯一支持者。去年11月，AMD发布的Rome架构处理器也是由多块7nm Zen2处理器芯片粒和一块14nm 互联和IO芯片使用2.5D技术封装而成，其中每块7nm Zen2芯片粒都含有8个核，而多块芯片粒经过组合最多可以实现64核，芯片粒之间则通过14nm互联芯片进行芯片间通信。但是与AMD的不同点在于，Intel在AgileX上显示出了开放的姿态，愿意让更多用户也能自由定制芯片粒，从而营造出一个技术生态；而AMD则更保守一些，目前芯片粒技术仍然主要是给自己使用。
芯片粒背后的推动力
Intel和AMD都在积极使用芯片粒技术，那么芯片粒背后的推动力到底是什么？
首先，我们认为芯片粒背后最主要的推动力来自于成本。随着先进半导体工艺越来越接近物理极限，其成本也越来越高。而另一方面，芯片的良率与芯片的面积有关。从直觉上说，假如在晶圆上10mm^2的面积上出现了一个制造瑕疵，那么在芯片面积也是10mm^2的情况下，这块芯片就没法用了；而如果芯片面积是5mm^2，那么10mm^2的面积可以容纳两块该芯片，如果出了一个制造瑕疵那么两块芯片中至少还有一块芯片可以用。
在芯片良率数学模型的曲线中，我们也可以看到随着芯片面积增大，芯片良率会下降。因此，在先进半导体工艺节点上制造大面积芯片的成本非常高，一方面先进半导体工艺很昂贵，另一方面良率也随着面积下降，两相结合就进一步推高了芯片的成本。
对于这个先进工艺中芯片的良率和成本问题，芯片粒就是一个很好的解决方案。与其制造一块面积很大，良率很低（因此成本很高）的大芯片，还不如把芯片上的各个模块各自做成芯片粒，而整个系统则在封装内完成集成。由于芯片粒面积较小，因此其良率也较好，总体来看使用芯片粒在封装内集成系统的办法相比直接设计一块大SoC的良率和成本都有改善。因此，我们看到Intel和AMD在使用先进半导体工艺节点的复杂芯片系统上，都使用了芯片粒架构以改善良率和成本。
除了成本之外，芯片粒的另一个推动力就是异构计算和集成 。随着摩尔定律接近瓶颈，靠半导体工艺进步来提升芯片性能越来越难，因此芯片的性能提升往往来自于针对特定应用的定制化设计。芯片粒就能提供这样的机会，芯片厂商可以针对特定应用设计专用的高性能芯片粒，并且和其他通用芯片粒（例如内存，高速串行接口等）集成在封装里，从而实现异构计算和集成以提升系统性能。
芯片粒生态——半导体行业下一个重要变革
Intel在AgileX FPGA产品中鼓励用户自主选择和设计芯片粒以搭建为自己应用优化的系统是Intel正在努力构建芯片粒生态的重要标志。而芯片粒生态一旦形成，将会成为堪比SoC的重要芯片设计范式。
我们不妨回顾一下SoC模式带来的变化。在SoC的模式出现前，一个芯片厂商如果想要设计一款芯片，必须有能力独立设计芯片上的所有模块。这大大增加了芯片设计的门槛。而随着SoC模式的出现，芯片厂商可以通过自主采购IP并做集成的方式来设计芯片，这样芯片厂商只需要负责设计芯片中最核心的模块，而其他通用IP都可以直接购买，在有些情况下芯片厂商甚至不用设计任何模块，而只是通过IP模块之间的巧妙搭配来实现创新。可以说SoC（加上Fabless）是上世纪半导体行业最大的革新，它大大降低了芯片设计的门槛，也让半导体产业变得更加欣欣向荣。
而在异构计算逐渐成为主流的今天，芯片粒生态的出现则可望帮助芯片系统设计厂商进一步降低设计异构计算系统的成本。通过使用芯片粒加上封装集成技术，厂商只需要设计核心部分的芯片粒，该芯片粒可以非常简单，只需包括核心功能即可。内存接口、PCIe接口、WiFi等通用模块直接购买现成的芯片粒即可。这样一来，相比SoC，芯片粒更进一步降低了设计和集成的难度，同时也降低了设计的成本。
一方面，由于只需要设计核心模块，设计时间就大大缩短了，这就很大程度上降低了成本；
另一方面，不少芯片系统的核心模块其实不用使用最先进的工艺，因此可以使用成熟工艺来实现核心模块的芯片粒，然后再去和使用最先进工艺的通用芯片粒模块做封装上集成。这样一来，比起全部使用最先进的工艺做一块大芯片，使用芯片粒的解决方案在成本和风险方面都大大改善了。
由于使用芯片粒会大大降低芯片设计门槛，因此一旦芯片粒的生态铺开，我们预计会看到许多传统上不做芯片的硬件、系统以及互联网公司都开始做自己的定制化芯片粒系统。这将会为芯片行业带来新的变革。从这个角度来看，能把握住芯片粒生态的厂商将会在芯片粒时代扮演极其重要的角色，就像TSMC等代工厂在SoC+Fabless时代的角色一样。现在看来，Intel通过积极推动第三方芯片粒与自己的FPGA集成，正在成为开放芯片粒生态的领跑者。未来的芯片粒带来的芯片生态变革，让我们拭目以待。
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